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中信建投证券研究 文|孙芳芳 赵子鹏 梁艺
对照全球先进封装工艺的发展路径，中国大陆的先进封装工艺目前正处于CoWoS技术渗透率快速提升的阶段。由于中国大陆的晶圆代工厂暂未进行RDL等中段工艺量产，而OSAT厂商在2.5D/3D/CoWoS领域均有所布局。我们认为，能够率先突破量产且完成产能扩张的OSAT厂商有望形成先发优势，卡位占据较高的行业份额。但伴随产业发展趋势演进，我们认为类比台积电，中国大陆的晶圆代工厂在先进封装领域的重要性同样不可忽视，Foundry在前道技术和设备产能的优势能够有助于其在先进封装技术迭代中实现追赶甚至反超。
先进封装作为后摩尔时代提升芯片性能的重要手段，是封测产业发展的主驱力和核心增量，全球先进封装规模由2019年的252.9亿美元增长至2024年的407.6亿美元，预计2029年达到674.4亿美元，2024—2029年CAGR为10.6%，明显高于传统封装。中国大陆先进封装市场同样保持较快增长，规模由2024年的513.5亿元增至2029年的1，005.9亿元，CAGR约14.4%，市场占比持续提升。其中2.5D/3D增长最为突出，全球规模预计由2024年的81.8亿美元增至2029年的258.2亿美元，CAGR达25.8%。
先进封装的驱动力已由智能终端逐步切换至AI、HPC等高算力应用。随着芯片算力提升，I/O数量由几十上百个快速增长至成千上万个，传统封装难以满足高密度互联需求，推动封装向Chiplet、2.5D/3D异构集成演进；同时，HBM由平面向高层数3D堆叠发展，进一步提升封装工艺需求。光互联方面，COUPE推动光电转换环节向封装层下沉，形成算力、存储与光互联协同驱动的增长格局，先进封装在芯片性能提升中的重要性持续提高。
当前已形成以CoWoS为基础、CoWoP、CoPoS、SoIC、EMIB等多技术路线并行演进的格局。CoWoS已进入量产并广泛用于AI芯片、HPC及HBM；CoWoP通过PCB替代传统载板降低成本，CoPoS通过大尺寸Panel提升单位产出，SoIC则通过更小键合间距进一步提高互连密度、降低延迟和功耗；与此同时，HBM持续向更高层数堆叠发展，COUPE推动硅光与先进封装融合。在需求端快速增长下，先进封装供给持续紧张。
一、封装产业：先进封装驱动产业链价值重估
半导体制造产业，涵盖芯片设计、晶圆制造、封装测试三大环节，其中封装测试主要包括封装、测试两个环节，是集成电路进入终端系统前的最后一道工序。封装是指通过切割、焊线、塑封等工艺，为晶圆提供物理保护，并使其与外部器件实现电气连接；测试是指在晶圆封装后，利用集成电路测试专用设备和工具，对其功能和性能进行测试。
多元化需求驱动下，封测产业平稳扩容。根据盛合晶微招股说明书数据，全球集成电路封测行业的市场规模从2019年的554.6亿美元以12.8%的CAGR增长至2024年的1，014.7亿美元；预计将以5.9%的CAGR增长至2029年的1，349.0亿美元。封测产业的发展一方面是配套着全球晶圆制造产能的持续扩充而扩容；另一方面需求端AI+HPC+XR+消费电子的并行发展也为封测产业发展提供了多元化的动力。
先进封装作为后摩尔时代提升芯片性能的重要手段，是封测产业发展的主驱力。截至2024年，全球先进封装和传统封装规模呈现约4：6的比例，但主要的需求增长都集中在先进封装领域（消电-FC/WLP、AI+HPC-CoWoS），因此先进封装的市场扩容速度料将显著快于传统封装，且在高价值量芯片领域逐步形成需求挤出。预计从2024年到2029年，全球先进封装市场将保持10.6%的CAGR，远高于传统封装市场2.1%的CAGR，在更高增速驱动下，到2029年全球先进封装占封测市场的比重将达到50.0%。
中国大陆的封测产业增速和全球增速基本持平，且将同样呈现先进封装增长>>传统封装的趋势。受益于产业政策驱动下晶圆代工行业的蓬勃发展，尽管封测属于国内晶圆制造三大环节中相对布局最早、产业最为成熟且全球份额最高的一个，依托于中低端需求驱动的量增，中国大陆的封测产业同样能够实现明显增长——中国大陆封测产业市场规模从2019年的2，349.8亿元以7.2%的CAGR增长至2024年的3，319.0亿元。但相对更低的增速也暴露了高端封装需求整体不足的问题，从业务结构看，中国大陆封测市场整体主要以传统封装为主，2024年中国大陆的先进封装占封测市场的比重只有约15.5%。
展望未来，伴随着全球半导体产业中心向国内迁移和中国大陆在芯片设计和晶圆代工环节的不断突破，中国大陆的封测产业增速将以和全球市场基本持平的增速增长——预计中国大陆的封测产业市场规模将以5.8%的CAGR在2029年达到4，389.8亿元。同时，随着下游应用对先进封装需求的增长，头部OSAT厂商在先进封装领域的持续投入有望完成从技术到量产的转化；同时在地缘政治和全球供给偏紧的态势下，中国大陆的先进封装产业将快速增长。预计2024年至2029年，中国大陆先进封装市场将保持14.4%的CAGR，高于传统封装市场3.8%的CAGR，2029年中国大陆先进封装占封测市场的比重将达到22.9%。
1.1 传统封装：主要用于满足长尾部需求，I/O密度难以匹配算力时代需求
传统封装存在引脚数量限制和线损高等一系列问题，难以匹配算力时代下的大量数据、高传输速度、减少功耗的传输需求。自集成电路产业出现以来，芯片集成度的提高长期依托于前段晶圆制造技术的进步来实现，封装技术自上世纪70年代出现开始持续处于配套产业的定位。
最初的DIP等传统封装主要用于解决“保护芯片”和“连通电路”这两个核心问题，早期芯片不存在体积和集成度的需求，因此封装主要将芯片通过引线键合连接到支架，引脚穿过PCB板的通孔进行焊接，I/O引脚数量最多只有100个，且单Pitch通常在100μm以上。到了上世纪90年代，随着个人移动终端的爆发，芯片存在体积限制，因此QFP/SOP等封装引入贴装技术，将I/O引脚从底部移到了四周，引脚数量可以达到千个量级。
而随着制程演进到90-65nm节点，芯片引脚数量达到上限，BGA/CSP等封装技术应运而生，通过Bump来实现提高I/O密度和缩短路径长度（信号延迟）的效果，并后续迭代出FC/WLP等封装技术。整体来看，传统封装在芯片总成本中占比通常不足10%，在普通消费电子芯片中约7%-8%。
尽管成熟制程的芯片单价整体较低，但封装提供的物化保护仍然是不可或缺的一环，因此应用于低价值量芯片的传统封装市场仍将长期存在；但这部分市场竞争相对激烈且客户价格敏感度高，因此头部厂商也很难进行扩产，行业整体处于存量竞争下的动态平衡状态。
在先进封装需求爆发前，封装行业的“配套”定位决定了其相较晶圆制造环节整体的技术壁垒更低、价值量更少，因而能够在全球化时代更早地完成向中国大陆的产业链的迁移。对于半导体产业而言，封测作为配套产业的定位也同样存在着优势和机遇，伴随着集成电路产业的技术进步和资源要素的全球配置，封装测试环节的产能较早地就从欧美地区转至中国台湾地区、中国大陆乃至新加坡、马来西亚等新兴市场地区，以至于从2010s开始全球封测产业就已形成了中国台湾、中国大陆、美国三足鼎立的局面。
中国大陆已有完备的封装产业布局，供需上游三端看现有厂商具备向先进封装技术突破和成果转化的基础。根据Gartner的统计，2024年全球前十大OSAT厂商中，前三大企业的市场份额合计占比约为50%；其中中国大陆的最大OSAT厂商长电科技以11.3%的市占率位居全球第三，具备较强的全球竞争力。依托于地理位置和响应速度等优势，中国大陆在2024年的前十大OSAT厂商中占据了4席，合计市占率达到24.5%，且均已实现10亿元左右的稳定年盈利。随着规模效应显现，封测产业链上游如材料（EMC/合金/散热/电磁屏蔽）和设备（键合/点胶/测试/分选/划片/探针台等）也得以快速发展，为向先进封装迭代提供了产业链基础。
1.2 先进封装：算力接力智能终端，驱动行业持续扩容
先进封装有效提高了I/O密度，匹配先进制程的晶体管密度。伴随着芯片运算性能提升后，为满足数据传输带宽的要求，单颗芯片的信号输入/输出接点（I/O接点）数量由此前的几十个、上百个快速增长到成千上万个，相临接点的间距则缩短至 100μm 甚至更小，传统的毫米级引线键合封装无法满足高密度互联的需求，驱使业界采用晶圆级工艺制备凸块（Bump）和重布线（RDL）以实现μm级的垂直和水平互联。随着先进制程对单颗SoC die在面积、功耗上的全方位约束，封装行业转向系统级集成和亚μm时代，eWLB、TCB、TSV等技术的陆续出现使得2.5D/3D封装成为了可能。
在算力需求爆发前，以手机为代表的智能终端小型化集成化需求是驱动封装技术发展的核心动力。伴随着智能手机发展，移动终端的单机芯片数量和芯片性能要求均有显著提升，倒逼封装技术向小型化、集成化、高性能方向发展。在这一过程中，倒装（FC）、晶圆级封装（WLP）等技术顺应趋势相继出现并快速落地量产。
算力需求接棒智能终端，成为驱动先进封装产业发展和产业价值量提升的新动力。近年来，人工智能的爆发式发展产生了对芯片算力的巨大需求，尤其是多模态大模型训练所需的算力每3-4个月便增加一倍，远超摩尔定律下芯片运算性能每18个月到24个月提高一倍的速度，因此除了晶圆制造制程的发展，算力芯片亟需创新性技术手段来实现更加快速、更具持续性的性能提升。FC和WLP主要服务于单颗芯片的封装需求，在实现多芯片、大尺寸系统集成方面能力有限
先进封装环节随之出现了显著的技术进步和创新变革，以三维芯片集成（2.5D/3D）为代表的芯粒多芯片集成可以突破单芯片1倍光罩的尺寸限制，实现2、3倍光罩甚至更大尺寸范围内，数百亿甚至上千亿个晶体管的异构集成。依靠超高密度、超细线宽，实现超大尺寸范围的异构集成技术，被认为是集成电路平面工艺、铜互联、FinFET 鳍式晶体管结构后，微电子行业正在经历的第四波重大技术浪潮。
按照先进封装工艺对市场规模进一步拆分来看：
倒装（FC）：芯片有更高的I/O密度、更优良的热传导性，能够满足散热与体积要求，因而充分受益于移动终端的发展迭代，是市场规模最大的先进封装技术。2019~2024年，全球FC市场规模由187.5亿美元以7.5%的CAGR增长至269.7亿美元，预计将以4.8%的CAGR增长至2029年的340.7亿美元。先进封装产业增长动能切换，AI、云计算、智能驾驶等HPC需求对更大尺寸、更高性能的芯片存在需求，需要使用FCBGA等封装，因而FC封装市场规模仍将增长，但FC难以解决算力芯片的堆叠翘曲、线损高等问题，因而增速较移动终端驱动的时代略有下行。
晶圆级封装（WLCSP）：WLCSP可以实现与裸芯片尺寸相近的最小封装体积，其中扇出晶圆级封装（FOWLP）可以实现高I/O密度芯片的低成本封装，完美契合移动终端对小型化、高性能、低成本的需求，因此WLCSP的市场需求持续增长，全球市场规模由2019年的40.5亿美元以6.7%的CAGR增长至2024年的56.1亿美元。但与FC类似，WLP封装的成本优势和尺寸优势固然明显，但无法缩减芯片间的线损，对于算力芯片大数据量高速传输提供的边际增量有限，因而同样是以低于前期的增速增长。预计全球WLP的市场规模将在2029年达到75.5亿美元，2024年至2029年CAGR为6.1%。
芯粒多芯片集成封装（2.5D/3D）：2.5D/3D封装是当下驱动先进封装行业增长的核心，前期伴随HPC需求的快速扩张，全球2.5D/3D封装的市场规模已经由2019年的24.9亿美元增长至2024年的81.8亿美元，复合增长率为26.9%，增速在各种封装技术中处于领先地位。未来，2.5D/3D封装的市场规模仍将保持高速增长的态势，预计将在2029年达到258.2亿美元，2024年至2029年复合增长率为25.8%。
相较全球市场，中国大陆先进封装市场起步较晚，近年来技术和产能快速追赶。从封装工艺看，与全球市场相同，FC是中国大陆市场规模最大的先进封装技术，2.5D/3D是增长最快的先进封装技术；从变动趋势看，中国大陆先进封装市场规模的增长态势与全球市场相似。
从需求端看，一方面中国大陆拥有全球最大且增速最快的芯片消费市场，另一方面，在境外供应受限的情况下，中国大陆需要通过芯粒多芯片集成封装技术方案持续发展高算力芯片，因此，中国大陆先进封装市场规模的扩容速度将整体高于全球先进封装市场的平均增速，尤其是2.5D/3D封装等前沿封装技术的市场规模将呈现高速增长的态势。
1.3 行业发展趋势：先进封装突破性能瓶颈，有望带来产业链价值重估
2025年，全球半导体封测市场在AI+HPC需求保持强劲、消费电子与汽车电子温和复苏的共同推动下，呈现结构性增长，市场规模创历史新高，先进封装占比持续提升。伴随摩尔定律逐步逼近极限，通过2.5D/3D封装技术持续提升高算力芯片的性能已经成为行业共识，Nvidia的GPU从Blackwell到Feynman将逐步导入CoWoS-S、CoWoS-L，未来有望继续向CoWoP、CoPoS等方向演进；Google/Broadcom、Meta、Tesla的AI芯片也均导入使用了2.5D/3D 的封装方案，未来在算力性能提高上，制程和封装技术共同发展的趋势明确。
对于中国大陆市场来说，由于晶圆制造环节的技术迭代面临地缘政治等多重因素的限制，利用封装技术提高算力芯片性能成为在自主集成电路工艺下加速追赶性能的关键。目前国内多家高算力芯片设计企业也均发布有使用相关技术方案的产品，进一步加速中国大陆的封装产业链发展。
从价值量来看，先进封装的价值量可达到传统封装的数十倍甚至数百倍，带动产业链迎来价值量重估。伴随着半导体制造产业的驱动力由移动终端切换为HPC，封测行业的结构性转型，进一步带动了先进封装行业价值量的提升。目前Nvidia的算力芯片成本结构中，CoWoS及配套测试环节的合计价值量已经接近先进制程芯片制造环节。根据盛合晶微招股说明书中援引的Yole《Status of the Advanced Packaging Industry 2025》报告中的数据，2022年、2023年、2024年，基于硅转接板的2.5D产品的单颗封测成本约为207.5美元/颗、207.5美元/颗、206.3美元/颗；基于硅转接板的2.5D产品中单片晶圆对应的晶粒颗数通常在25~40颗，按照上述价格折算，则基于硅转接板的2.5D产品对应的单片晶圆封测价格为5，150美元~8，300美元，按照2024年度平均汇率折算，封测价格约为人民币36，677元/片~59，110元/片。
二、全球先进封装展望：算存光共驱，封装材料技术并举发展
伴随着摩尔定律逼近极限，芯片制程微缩的边际收益在逐步递减，等效2nm（N2/SF2/18A）可能成为全球晶圆制造行业的一个长期节点。为了在晶体管密度有限提升的背景下进一步提高总性能，以CoWoS为代表的先进封装成为关键破局点。
2.1 CoWoS-S/R/L：泛算力先进封装的基础方案
CoWoS为HPC和AI计算领域广泛使用的先进封装技术。CoWoS是台积电推出的 2.5D封装技术，本质上是将多个芯片（如逻辑芯片+HBM）放置在一块硅中介层（interposer）上，再封装在基板上，2012年首先应用于赛灵思的FPGA上。后续Nvidia、AMD、Google等厂商的AI芯片均采用了CoWoS方案进行封装，例如B300、TPU v7等。如今CoWoS已成为HPC和AI计算领域的主流封装技术，绝大多数使用HBM的高性能芯片，包括大部分的AI训练芯片都应用CoWoS工艺进行了封装。
AI持续高景气带动CoWoS需求不断提升，同时衍生出三种技术路线。自从2024Q4以来，全球云厂商的CapEx不断上修，带动AI服务器的需求不断增长，台积电CoWoS封装产能逐步从紧平衡过渡到紧缺状态。同时，芯片设计迭代驱动CoWoS技术自身向着更灵活和更具经济性的方向发展，从而在单层硅的CoWoS-S方案基础上延伸出CoWoS-L和CoWoS-R两条技术路径——CoWoS-L使用局部硅互连芯片和全局重分布层，平衡灵活性与成本，是当前主流的封装方案；CoWoS-R将硅中介层替换为有机中介层，使用RDL（重布线层）来连接小芯片之间，支持弹性封装设计，适合对成本较为敏感的AI ASIC、网通设备或边缘AI。
从终端需求来看，CoWoS-L仍然将在中短期内占据主导地位。Nvidia的Blackwell架构放弃了单片Die设计，B200本质上是通过10 TB/s NV-HBI互连的两个Reticle极限尺寸的GPU Die，良率高度依赖台积电的CoWoS-L封装技术。根据TrendForce报道，Nvidia计划于2027年推出的下代GPU Rubin Ultra将继续采用TSMC N3P工艺，采用芯粒设计并使用CoWoS-L进行封装；基于制造效率和大规模生产可行性的考虑，当前Rubin Ultra的设计仍然趋向于双芯片共封装架构，不采用四芯片共封装设计。主要原因是四芯片的封装将把尺寸扩大到大约7.5-8倍的光罩极限，良率和封装成本存在不确定性。
2.2 泛算力驱动：以CoWoS为基，CoWoP/CoPoS/SoIC/EMIB多路径发展
在替代摩尔定律、提高芯片单位面积效能的核心目标下，先进封装技术沿着改善传输效率、改善散热、降低成本的方向持续发展迭代。在CoWoS的三种技术方案的基础上，为了进一步压缩成本或提高集成度，台积电规划了CoWoP和CoPoS等技术路线，其中CoWoP使用PCB类载板取代传统ABF/BT载板，实现一体化和压缩成本，CoPoS使用面板替代硅中介层。
2.2.1 CoWoP：PCB取代载板，兼具成本和一体化优势
CoWoP（Chip on Wafer on PCB）：将Chip通过微凸点倒装到硅中介层上，完成芯片与硅基板的高密度互连，之后将整个芯片在硅基板组件用PCB的类载板（mSAP）制程直接焊接在PCB主基板，省略掉CoWoS的封装基板（ABF/BT载板）工序。在由PCB承担电连接的同时，通过HDI或MSAP/SAP等工艺在板上形成精细的重分布层（RDL），保证信号完整性与功率分配。
与CoWoS相比，CoWoP具备一体化与成本优势。CoWoP实现了封装基板与PCB的一体化，具备更薄、更轻、更高带宽的模块设计，同时充分利用大尺寸PCB产线的高产能与成熟工艺，用成熟的大面板PCB替代了成本相对更高的ABF/BT载板。这一技术一方面降低了材料与制造成本，另一方面缩短了整体交付周期。同时，通过PCB上直接集成芯片、硅中介层和多层HDI/MSAP重分布层来减少封装层级，实现更薄更轻的板卡一体化设计，并在同一块板上完成多至10余层、30μm级线宽/线距的高速互连，兼具高带宽、低延迟与设计灵活性。
2.2.2 PLP/CoPoS：化圆为方，利用大尺寸Panel解决单片产出痛点
CoPoS（Chip on Panel on Substrate）：结合CoWoS与FOPLP（Fan-Out Panel Level Packaging）的技术，在CoWoS基础上，用方形的面板RDL层（310mm*310mm—→510mm*510mm或600mm*600mm）取代原本的圆形硅中介层，用互联密度作为代价置换了更大的面板面积。与CoWoS相比，CoPoS技术落地的主要优势是Panel和Die同为方形下单位产出大幅提升，根据估算，在切换方形Panel后，单片面板产量最高能达到传统晶圆的5-6倍，能够大幅缓解CoWoS在量产时遇到的产能等问题，同时显著降低了单颗中介层成本。从下游应用来看，CoPoS技术将主要接替CoWoS技术，用于全球高端算力芯片的封装上。
往更远景展望，CoPoS叠加TGV技术渗透下玻璃中介层对硅中介层的替换，有望进一步在优化成本的同时实现更少的信号损耗和更稳定的高频传输。相较于传统有机基板，玻璃基板在射频性能、热膨胀系数的可控性、机械强度和原材料成本等领域都具备明显优势；且有机基板正在逼近物理极限，玻璃基板能够延续封装尺寸和封装密度的提升趋势，维持算力芯片等先进芯片的高集成度需求。
扇出面板级封装FOPLP（Fan-Out Panel-Level Packaging）：类似CoWoS-CoPoS的变化，FOPLP是在FOWLP的基础上使用方型面板层替代传统晶圆，在将多个芯片和无源元件集成在一个封装内不变的基础上，利用重新布线层（RDL）工艺将芯片分布在大面板上进行互连。与CoPoS的优势类似，FOPLP不仅进一步提高了集成度，还能有效减少边缘浪费，大幅提高单片产出，实现了成本压降和生产效率提升。从下游来看，FOPLP与WLP类似，有望主要在端侧AI芯片/端侧SoC和中端ASIC的封装中大规模应用。
从商业化角度看，CoPoS/FOPLP想要落地仍需突破面板翘曲、高密度互连良率等桎梏。具体来看，大尺寸面板因为面积在热处理和冷却过程中更易产生翘曲变形，导致芯片贴装平整度下降，影响掩膜拼接与互连对准精度，在极端情形下可能引发芯片边界裂纹或失效；同时由于要进行多层RDL，在尺寸过大时易因热应力引起图形偏移。
2.2.3 前段SoIC：引入异质集成工艺，进一步提高互连密度、减少延迟能耗
SoIC （System on Integrated Chips）封装工艺的本质是推进异质Chiplet集成，从而缩小体积并提升性能。SoIC利用混合键合工艺实现金属-金属和电介质-电介质的直接连接，形成超高密度的垂直堆叠，能够实现高性能、低功耗，并最大限度地降低电阻、电感和电容（RLC）。
SoIC技术将同质和异质芯粒整合到单个类SoC器件中。凭借更小的占位面积和更薄的轮廓，该芯片可无缝集成到CoWoS和InFO等先进封装平台中。相较于传统Bumping，SoIC的键合间距（Bond Pitch）可缩减至Sub-10μm 甚至更小，互连密度比传统微凸点提高数千倍；同时由于没有凸点，信号路径极短，寄生电容和电阻大幅降低，电力传输效率极高。与当下主流的2.5D封装方案相比，SoIC提供了更高的带宽和更好的能效。
从需求端看，SoIC可以和CoWoS/InFO等方案进一步叠加集成，用于2nm及以下制程xPU和SoC芯片的封装；伴随远期技术迭代，SoIC也将搭配CoPoS方案，进一步提高封装性能。目前，苹果的M5 Pro和M5 Max已经采用了台积电的SoIC-MH 2.5D封装，AMD已经计划在下一代芯片中采用SoIC+CoWoS结构；除了 苹果和AMD 之外，NVIDIA 和博通也在考虑引入SoIC方案进行封装。其中Nvidia采用Feynman架构将标志着一个关键转折点，SoIC的使用量将显著上升。SoIC利用铜对铜混合键合（copper-to-copper hybrid bonding）技术垂直堆叠多颗芯片，实现更短的互连距离和更低的功耗。
2.2.4 EMIB/Foveros：Bridge替代Interposer，提高灵活性、降低生产成本
EMIB（Embedded Multi-die Interconnect Bridge，嵌入式多芯片互连桥）是英特尔推出的2.5D先进封装技术，其核心创新在于使用小型硅桥（Bridge）嵌入有机基板，实现芯片间高密度互连，而无需使用大面积硅中介层。自2017年推出至今，EMIB已进入大规模量产阶段，广泛应用于服务器、网络与HPC领域。
历经三代迭代，目前EMIB 3.0已经进入量产阶段，用于Clearwater Forest和Panther Lake等产品的封装，且已量产应用至Intel自家的服务器CPU平台Sapphire Rapids和Granite Rapids等。根据更新路线图，Intel将于2026年年内发布EMIB 4.0，用于代号为Folsom Peak的GPU/AI加速器。技术规格方面，EMIB 4.0的Bump pitch缩小至3μm，较上一代显著提升互连密度，从而降低功耗并提高带宽。此外，为满足高功耗芯片对供电的严苛要求，英特尔进一步提出了EMIB-M、EMIB-T、EMIB-3.5D等方案：
EMIB-M：在硅桥内整合MIM电容，提高电源完整性；
EMIB-T：引入TSV实现低噪声垂直供电，便于终端客户从CoWoS等类似封装技术迁移到EMIB技术；
EMIB 3.5D：将EMIB与Foveros 2.5D/Foveros Direct 3D结合，在垂直堆叠Chiplet同时用硅桥完成水平互连，形成“3D+2.5D”的混合架构。（Foveros是Intel的堆栈解决方案，之前主要用于端侧的多芯粒封装。）
相较于CoWoS，EMIB主要优势体现在结构简化、翘曲控制、突破光罩尺寸上：
（1）EMIB舍弃昂贵且大面积的硅中介层，直接将芯片使用内嵌在载板的硅桥（Si Bridge）方式进行互连，简化整体结构，相对于CoWoS良率更高。同时，去掉硅中介层也使得EMIB方案的成本优势更加显著。
（2）EMIB的热膨胀问题相对更不明显。因为EMIB只在芯片边缘嵌硅桥，整体硅比例低，因此硅与基板的接触区域少，导致热膨胀系数不匹配的问题较小，较不容易因封装翘曲降低良率。
（3）EMIB在封装尺寸也较具优势，相较于CoWoS-S仅能达到3.3倍光罩尺寸、CoWoS-L目前发展至3.5倍，预计在2027年达9倍；EMIB-M已可提供6倍光罩尺寸，并预计2026到2027年可进一步达到8倍至12倍光罩尺寸。
尽管英特尔EMIB带来了新的解决方案，相对行业主流方案更加节能，但是，从商业化的角度看，EMIB受限于硅桥体积和可布线密度，导致互连带宽略低、信号传输距离略长进而导致延迟相对稍高的问题也客观存在，导致相比于能够抢占大量产能龙头厂商，处于相对后发地位的算力ASIC厂商评估导入更加积极。
特别是从2025年至今台积电的CoWoS产能长期处于供给紧张状态下，包括Google、Meta在内的北美CSP厂商均开始与Intel接洽EMIB解决方案作为替代方案或补充方案；根据TrendForce报道，Google计划于2027年TPUv9导入EMIB试用。
2.2 存储驱动：从2D到3D，堆叠技术快速发展
2.2.1 HBM/DRAM：z轴堆叠难度提升，倒逼封装的z轴技术发展
HBM通过3D堆叠提升内存性能，AI芯片广泛采用。随着数据的爆炸式增长，内存墙对于计算速度的影响愈发显现。为了减小内存墙的影响，提升内存带宽一直是存储芯片聚焦的关键问题。如同闪存从2D NAND向3D NAND发展一样，DRAM也正在从2D向3D技术发展，HBM为主要代表产品。与2D结构的传统DRAM不同，HBM是3D结构，使用TSV技术将数个DRAM裸片堆叠起来，形成立方体结构，并与GPU/ASIC集成于同一封装内。与传统内存相比，HBM的存储密度更大、带宽更高，基本成为数据中心AI芯片的标配。
HBM的生产和迭代对封装技术持续带来挑战。随着HBM的堆叠层数从8/12层快速向16-20层演进，制造难度和良率控制难度将指数级上升，主要体现在贴片精度要求提升、bump间距缩小和Z轴高度控制上。在满足JEDEC封装高度限制的前提下，单片DRAM的厚度须要减薄至30μm以下；如果沿用传统的倒装回流焊（FC-MR）工艺，在加热时会引起芯片翘曲和桥接断路。基于此，能够精确键合且控制翘曲的热压键合（TCB）工艺成为HBM的主流工艺，且向着混合键合工艺（Hybrid Bonding）方向进一步发展。
同时，HBM也在向与逻辑芯片深度协同的方向演进。HBM4的Base die将采用逻辑工艺制造，并可集成定制化逻辑电路，使HBM从通用组件演变为半定制组件，这就要求了在进行封装时具备更强的异构集成能力，并提供更高带宽、更低延迟的互连通道。
往远期技术展望，由于单个HBM上包含数以万计的TSV用于实现极短的数据路径和高速传输，但该结构也会导致热量在堆叠中心聚集，存在进一步优化空间。三星和Intel基于改善z轴结构，各自提出了解决方案，但相应提高了对封装的要求：
三星在2026年韩国SEMICON展会上首次公开披露了其继HBM4之后的下一代架构“zHBM”的详细规格：与当前HBM并排置于GPU旁的设计不同，zHBM将演进为完全3D化的结构，也就是直接将HBM堆叠在GPU之上，进一步大幅提升I/O端口数量，从而实现更紧密的集成、更高的性能和更低的能耗；为此需要引入多晶圆对晶圆（Multi-wafer-to-wafer）键合技术。
Intel则是引入了基于斜向互连（diagonal interconnect）的ZAM架构。与HBM不同，ZAM不需要垂直TSV，而是布设基于Die对Die的对角线铜连接路径。引入斜向铜路径后ZAM能够显著改善热传导并提升能效，且不至于像TSV会随堆叠层数增加引发机械应力增加和热量聚集。
2.2.2 HBF/NAND：垂直堆叠是行业核心技术，HBF有望拓展发展空间
和DRAM不同，垂直方向的3D堆叠本身就是NAND发展的核心技术，层数从200+向300+乃至400+的方向发展迭代是既定计划。在此基础上，三星和SK海力士相继推出了类比HBM的高带宽闪存（High Bandwidth Flash， HBF）技术概念。
相较于HBM，HBF虽然速度更慢，但理论容量可以达到HBM的10倍，同时HBF支持无限次读取，仅存在约10万次的写入次数限制，更加适合取代HBM在推理领域的数据存储工作。HBF旨在填补HBM与SSD之间的巨大空白，以接近HBM的带宽和成本水平，提供其8至16倍的超大容量。SK海力士的仿真测试表明，在H3混合架构中引入HBF后，原本需要32颗GPU才能完成的工作负载，仅需2颗GPU即可实现，能效比提升最高达2.69倍。HBF的出现，不仅有望破解推理阶段的存储瓶颈，更可能从根本上改变AI算力集群的经济模型，成为衔接HBM与SSD的新一代核心存储方案。
HBF解决了HBM在数据存储端容量低、成本高的痛点。HBM虽能提供极致的带宽和纳秒级访问延迟，但其容量有限（单堆栈通常为16-64GB），且成本高昂，难以线性扩展。与此同时，传统SSD虽然容量大、成本低，但带宽严重不足（如NVMe PCIe 4.0 SSD仅约7GB/s），无法满足大模型推理时对海量权重数据和键值缓存（KV Cache）的高速读取需求。当前GPU在推理过程中首先从HBM中检索变量数据，进行处理后再生成输出结果，但随着AI模型变得更加复杂，KV缓存的需求会持续对HBM和GPU/ASIC造成压力，可能会限制整体计算效率。通过部署HBF作为额外的高容量存储层来吸收KV缓存，可以释放GPU和HBM的存储负担，使其专注于高速处理和生成新的输出。
HBF通过封装创新、3D堆叠和分布式控制，在容量、带宽和成本三个维度上实现了独特的再平衡，成为AI推理场景的理想存储载体。HBF是一种基于3D NAND闪存的高带宽堆叠存储技术，其设计理念借鉴了HBM的垂直堆叠架构，但将存储介质从易失性的DRAM替换为非易失性的NAND闪存。在物理结构上，HBF通过硅通孔（TSV）或CMOS直接键合阵列（CBA）工艺，将多层高性能NAND闪存芯片垂直堆叠起来，并通过逻辑芯片与中介层连接至GPU或处理器，形成密集互连的存储结构。单堆叠可达16层die，首代产品即可实现512GB的容量和1.6TB/s的读取带宽——这一带宽水平已接近HBM3e的性能，而容量则是同等物理空间下HBM的8至16倍。与传统SSD依赖单控制器串行调度不同，HBF采用分布式控制结构，每一组NAND die可独立并行访问，结合优化的控制器算法，将NAND固有延迟从毫秒级压缩至约5微秒级，匹配AI推理场景对高带宽读的需求。由于基于NAND闪存，HBF具备非易失特性，无需像HBM那样持续刷新供电，静态功耗仅为HBM的64%至80%。当然，HBF也存在先天短板：NAND的写入耐久性有限（约10万次擦写），访问延迟（微秒级）远高于DRAM的纳秒级，因此业界主流设计思路是将HBF用于只读数据或低频写入的键值缓存，而将频繁读写的动态数据留在HBM中。和HBM类似，随着堆叠层数提升和HBF发展，封装高度存在上限且引脚/Bumping体积受限、发热和翘曲问题都会愈发严重，倒逼封装技术发展。
2.3 光学驱动：在SoIC基础上实现硅光集成，COUPE-CoWoS共同演进
COUPE（Compact Universal Photonic Engine，紧凑型通用光引擎）是TSMC基于SoIC技术开发的硅光集成平台，核心是通过无凸点、高密度、低热的晶圆级键合实现采用N7及更先进制程生产的电子集成电路（EIC）与65/55/40nm等成熟制程生产的光子集成电路（PIC）的异构集成。
从结构来看，COUPE平台具备三个特点，一是集成了硅透镜与设计在光栅耦合器下方的金属反射镜，实现了对光信号耦合效率的优化和减少光信号损耗；二是在光路径中设计 ARC层减少光反射损耗，确保光学性能稳定；三是EIC和PIC晶圆通过SoIC堆叠将键合间距缩短至10μm以下，大幅缩短了光电信号转换路径。
基于上述结构，COUPE实现了优秀的光学特性，一是插入损耗显著低于传统可插拔光模块、光信号传输效率提升70%，同时光信号传输延迟相对传统铜导线互连大幅缩减；二是功耗效率显著减少，单位bit传输功耗小于2pJ，较传统铜导线互连降低80%以上，更有利于集群部署。
在自身的光学性能提升基础上，COUPE有望作为核心模块和逻辑/交换机芯片、HBM三类组件共同集成在同一个CoWoS封装内，将光电转换环节从PCB进一步下沉至封装层面，从而能够更好地满足CPO的高集成、低功耗、高带宽要求。相较于传统可插拔方案，CoWoS-COUPE的理论功耗降低幅度可以达到80%-93%，理论延迟降低95%，同时实现约20%的面积缩减。
三、全球供需结构分析：台积电主导，目前先进供给整体紧缺
从全球视角来看，先进封装行业的主要参与者包括从晶圆制造向后道延伸而来的企业和传统封测厂迭代而来的企业两类，其中前者占据技术和产能的主导地位，包括台积电、三星、英特尔等，后者主要包括安靠、日月光等。正如前文所述，先进封装较传统封装新增了TSV、RDL乃至TGV、热键合等与前道执行相近的工艺，因而呈现前道占据主导地位的趋势。
截至2026Q1，台积电累计占据全球80%以上的CoWoS产能；未来至少在中期视角下，台积电仍将在先进封装的技术、产能和前道整合能力上持续卡位，因而其扩产节奏至关重要。目前台积电规划布局7座先进封装工厂，全面部署CoWoS、WMCM及SoIC三大技术，其中大部分产能优先投向算力封装。
先进封装领域的CapEX快速提升。根据台积电在2026年1月举办的说明会，2025~2027年台积电用于先进封装业务的资本开支有望以24%的CAGR快速增长，其中2026年的CapEX中，投入先进封装与光罩生产的金额占比预计有望达到10%~15%；26Q1的法说会则进一步将全年的总CapEX提升到560亿美元，以加速扩充先进制程及封装产能。同时表示先进封装的产线建设周期相对较长，且扩产节奏受设备交期制约，产能爬坡需要12至18个月。
具体拆分来看：
（1） CoWoS：产能严重紧缺，新建/改厂/外包多举并下，到2026年底产能加速扩张
截至2025年末，台积电位于南科园区的 AP8 厂及嘉义的 AP7 厂已经开始搬入设备；除去新建产能外，台积电已计划将用于成熟制程晶圆制造的6吋和8吋厂改建为封测厂房，快速改厂解决土建等时间。援引TrendForce报道数据，截至2026年末，台积电有望将CoWoS月产能由25年末的7.5~8万片拉高至12~13万片。进一步展望，预计台积电到2027和2028年末将拥有至少16.0/18.0万片/月的CoWoS产能。同时，随着Amkor、日月光和其他OSAT厂商扩产，预计非台积电的CoWoS产能将缓慢提升至2.5/3.5万片/月。
从整体的产能预订情况看，Nvidia、博通、AMD合计瓜分台积电产能。根据下游预估，Nvidia在中期内持续预订台积电过半产能，2026年全年预订量达80万至85万片，占全球CoWoS总需求约63%，2027年比重保持不变。摩根士丹利预计，英伟达2026年CoWoS需求量高达59.5万片。紧随其后的是博通，2026年取得逾24万片产能，主要供应Meta与谷歌TPU等客户。AMD位居第三，其MI355和MI400芯片预计将消耗约8万片产能。联发科正式进入ASIC赛局，预订近2万片产能用于谷歌TPU项目。此外，AWS、xAI等ASIC芯片产能也将陆续开出。CoWoS客户群已从GPU扩展至整个AI计算生态。
（2） CoPoS：中试有序推进中，6月开始验证测试
根据SEMI的报道，TSMC已在2026年2月开始向研发团队交付CoPoS设备，整条中试线（Pilot Line）2026年6月完工，预计2028年至2029年在台积电嘉义AP7厂进入大规模量产。根据TechNews的报道，截至2026H1，CoPoS中试线的关键材料与耗材已经到位，产线与机台进入验证测试阶段，进机试产将如期开始。
随着芯片尺寸越来越大，CoPoS/PLP则可能成为2028年及以后的产能扩张重点。从对上游产业链的带动效应来看，CoPoS对面板级直写光刻系统、切割设备（激光隐切）、键合设备、薄膜沉积设备以及量检测设备均能形成增量需求，预计将有效拉动相关产业扩产。
（3） SoIC：产能有序扩张，对上游拉动显著。
台积电计划到2026年年底前建成约1.0~1.5万片/月的SoIC产能，并从2027年起进一步扩产以支持NVIDIA、博通（Broadcom）和AMD的需求。台积电的SoIC产能主要在中国台湾嘉义AP7、美国亚利桑那AP1进行扩张。
进一步展望未来，预计到2027/2028年底，台积电的SoIC产能将达到3.5/6.5万片/月，主要用于应对Google TPU v9、Nvidia Feymann架构GPU、Trainium V4等下代AI ASICs的量产需求，以及硅光/共封装光学（CPO）带来的增量需求。
从对上游供应链的带动效应来看，SoIC的单位资本支出远高于CoWoS，根据TrendForce援引数据，每10k片SoIC的产能的投资达到约68-70亿美元；主要原因为SoIC对前段和混合键合技术环节用量较大，相应对Besi、AMAT、TEL等设备原厂供应商的设备需求。
四、中国大陆供给侧分析：先进封装产能紧缺，价值重估进行时
对照全球先进封装工艺的发展路径，中国大陆的先进封装工艺目前正处于CoWoS技术渗透率快速提升的阶段。伴随着国内算力芯片设计端的蓬勃发展，晶圆制造工艺的进步和通过封装工艺减少损耗、实现同制程下性能的弯道超车同样重要。目前国内算力芯片的主要封装工艺仍然是CoWoS，中期维度下，CoWoS也仍然是主要技术。
由于中国大陆的晶圆代工厂暂未进行RDL等中段工艺量产，而中国大陆的OSAT厂商譬如盛合晶微、通富微电、华封集芯（未上市）等在2.5D/3D/CoWoS领域均有所布局。我们认为，能够率先突破量产且完成产能扩张的OSAT厂商有望形成先发优势，卡位占据较高的行业份额。
但伴随产业发展趋势演进，我们认为类比台积电，中国大陆的晶圆代工厂在先进封装领域的重要性同样不可忽视，Foundry在前道技术和设备产能的优势能够有助于其在先进封装技术迭代中实现追赶甚至反超。
先进封装需求不及预期风险：AI算力芯片、Chiplet、HBM等应用仍处于快速发展阶段，若下游终端需求、资本开支或产品迭代放缓，可能导致先进封装订单及产能利用率低于预期。
技术迭代与路线变化风险：2.5D、3D、Chiplet、CPO等技术仍在持续演进，不同技术路线的商业化节奏存在不确定性，若客户技术方案调整，可能造成已有设备、产线及研发投入回报低于预期。
客户导入及量产进度风险：先进封装产品通常需经历技术验证、小批量试产、可靠性认证后再进入规模量产，客户导入周期可能较长，相关项目存在研发或量产进度不及预期的风险。
产能扩张及盈利能力风险：先进封装项目具有较高资本开支和设备投入，若行业竞争加剧、产品价格下降或新增产能释放快于需求增长，可能导致产能利用率下降并对毛利率形成压力。
供应链及制造良率风险：先进封装涉及载板、中介层、键合材料、设备及高精度工艺协同，供应链稳定性和良率爬坡对盈利影响较大，若关键环节出现短缺或良率提升不及预期，可能影响交付和成本控制。
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